Verilog/Verilog 개념

[Verilog Chapter2 플립플롭] 2. SR플립플롭

오버헤드프레스 2023. 5. 1. 18:44

클록형 SR 플립플롭

회로도와 논리기호

CP = 0이면 동작하지 않는다.

 

동작상태

CP = 0인 경우에는 S와 R의 입력에 관계없이 앞단의 AND 게이트 G3와 G4의 출력이 항상 0이므로 플립플롭의 출력은 불변이다.

CP = 1인 경우에는 S와 R의 입력이 회로 후단의 NOR 게이트 G1과 G2의 입력으로 전달되어 앞에서 설명한 SR래치와 같은 동작을 수행한다.

 

클록형 SR플립플롭의 진리표
SR플립플롭의 특성표
SR플립플롭의 상태도

클록형 SR플립플롭(NAND형)

 

회로도와 논리기호

CP = 0 이면 동작하지 않는다.

 

에지 트리거 SR플립플롭

클록형 SR플립플롭은 기본적으로 궤한(feedback)이 존재하는 회로이고 클록펄스가 1인 상태에서 모든 동작이 수행된다.

 

플립플롭의 동작시간보다도 클록펄스의 지속시간이 길게 되면 플립플롭은 여러차례의 동작이 수행될 수 있기 때문에 예측치 못한 동작을 할 여지가 있다.

 

에지 트리거(edge trigger)를 이용

트리거(trigger) : 입력 신호의 순간적인 변화

 

트리거의 종류

레벨(level) 트리거, 에지(edge) 트리거

 

클록형 플립플롭은 레벨 트리거로 동작.

 

에지 트리거는 플립플롭의 내부 구조를 바꾸어 클록이 0에서 1로 변하거나 1에서 0으로 변할 때의 순간에만 입력을 받아들이게 하는 방법

 

플립플롭 : 에지 트리거를 하는 것. 

래치 : 레벨 트리거를 하거나 클록을 사용하지 않는 것. 그러나 총괄해서 플립플롭으로 부르기도 한다.

 

 

에지 트리거링

 

에지 트리거링
왼쪽은 에지 트리거 SR플립플롭, 오른쪽은 펄스 전이 검출기 회로

S와 R입력을 동기입력 (Synchronous input)이라 한다.

 

상승 에지 트리거 SR플립플롭의 논리기호 및 진리표
하강 에지 트리거 SR플립플롭의 논리기호 및 진리표

상승 에지와 하강 에지의 진리표가 같음을 확인할 수 있다

 

주종형 SR 플립플롭(master-slave)

레벨 트리거링의 문제점을 해결하기 위한 Another Solution.

CP = 1 : 외부의 R과 S의 입력이 Master 플립플롭에 전달, Slave 플립플롭은 CP = 0이므로 동작하지 않는다.

 

CP = 0 : Slave 플립플롭이 동작하여 Q = Y, Q' = Y', Master 플립플롭은 CP = 0이므로 동작하지 않는다.

 

주종형 SR플립플롭의 파형도