[Verilog Chapter2 플립플롭] 1. SR 래치 (SR latch)

기본적인 플립플롭

플립플롭(flip-flop)과 래치(latch)는 두 개의 안정된(bi-stable) 상태 중 하나를 가지는 1비트 기억소자

 

플립플롭과 래치도 게이트로 구성되지만 조합논리회로와 달리 궤환(feed back)이 있다.

 

래치회로는 근본적으로는 플립플롭과 유사한 기능을 수행

 

래치는 Enable에 의해 회로가 동작하는 반면, 플립플롭은 clk에 의해 회로가 동작한다.

 

NOR 래치회로와 NAND 래치회로

S는 set을 의미하고 R은 reset을 의미한다.

 

NOR 게이트로 구성된 SR 래치

진리표

(1) S = 0, R = 0 일 때

출력은 현재 상태를 유지한다.

 

(2) S = 0, R = 1 일 때

출력은 Q = 0 이 된다.

 

(3) S = 1, R = 0 일 때

출력은 Q = 1이 된다.

 

(4) S = 1, R = 1 일 때

둘 다 1을 입력하면 안된다.

 

NAND 게이트로 구성된 SR 래치

진리표

(1) S' = 0, R ' = 0일 때

S' 와 R' 둘 다 0이 들어가선 안된다.

 

(2) S' = 0, R' = 1 일 때

출력은 Q 가 1이 된다.

 

(3) S' = 1, R' = 0 일 때

출력은 Q = 0이 된다.

 

(4) S' = 1, R' = 1일 때

출력은 현재상태를 유지한다.

 

SR 래치의 응용

래치 : 기계적인 스위치에서 일어나는 접점(contact)의 바운싱(bouncing) 영향을 제거하는데 사용

 

바운싱 : 기계적인 스위치 내부에 존재하는 스프링의 탄성과 접점 면의 불균일성 때문에 스위치를 개폐하는 경우 여러 번 붙었다가 떨어지는 현상

 

래치가 없는 스위치 회로와 출력

 

래치를 부가한 스위치 회로와 출력

실제 진행된 카운터 실습에서 버튼을 1번 눌렀어도 3개 4개가 올라가는 경우가 다수였다.